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　　Aldec ALINT PRO是一款功能十分強大的代碼分析仿真軟件，該軟件基于全新的代碼驗證解決方案制作，可廣泛應用于VHDL、Verilog 和 SystemVerilog代碼驗證，能夠幫助設計師高效率地解決設計階段所出現的問題，大大提高用戶的工作效率，喜歡的小伙伴千萬不要錯過哦。

【功能介紹】

　　1、靜態設計驗證

　　該軟件是針對用VHDL、Verilog和SystemVerilog編寫的RTL代碼的設計驗證解決方案，專注于驗證編碼風格和命名約定、RTL和綜合后仿真不匹配、平滑和優化綜合、正確的FSM描述、避免進一步設計階段的問題、時鐘和復位樹問題、CDC、RDC、DFT以及可移植性和重用的編碼。該解決方案基于RTL和SDC™源文件執行靜態分析，在設計周期的早期發現關鍵設計問題，從而顯著縮短設計簽核時間。在RTL仿真和邏輯綜合階段之前運行該軟件可防止設計問題蔓延到設計流程的下游階段，并減少完成設計所需的迭代次數。

　　2、DRC和CDC/RDC分析的單一框架

　　該軟件具有精心設計的直觀框架，它提供了用于高效設計分析的功能，包括RTL原理圖查看器、FSM查看器、時鐘和復位查看器、控制原理圖查看器、詳細說明查看器、違規查看器以及CDC查看器等特殊工具，用于時鐘和復位域交叉分析的RDC查看器和CDC原理圖。

　　通過讀取外部項目文件格式（Aldec Active-HDL、Aldec Riviera-PRO、Xilinx Vivado、Xilinx ISE、英特爾Quartus）、解釋典型仿真腳本（兼容命令，如vcom、vlog、vsim、vlib）以及用于批處理模式工具的傳統文件列表，以及用于直接導入單個文件和整個目錄的非常簡單的GUI向導。

　　3、全芯片級Linting與單元Linting

　　支持2種不同的linting方法：全芯片級linting和單元linting。兩種方法相輔相成，通常應用于設計周期的不同階段。

　　完整的芯片級linting運行整個設計層次結構的分析，通用參數的特定值從頂層實例傳播到葉子模塊，并應用用戶定義的時序約束。這種方法對于典型的HDL linting工具來說是傳統的，并且更經常在簽核期間使用，或者用于需要將整個設計作為一個已經集成的系統同時探索的驗證類型（時鐘和復位檢查、CDC、RDC、DFT）。這種方法假設整個或至少大部分被測設計已經實現。

　　單元linting是一種相對較新的方法，可以很好地與平面處理相結合模式——一種特殊的細化，它認為HDL設計單元彼此獨立，并且使用通用參數的默認值。這種處理風格高度容忍設計中缺失的元素，例如層次結構中尚未實現的部分。這使得單元linting在應用于單個源文件時最有價值，獨立于其他文件，以及在設計人員修改文件之后。因此，許多非常有價值的規則檢查很早就啟用，甚至幾乎在編寫代碼之后立即啟用，從而將設計人員的反饋循環從幾天或幾周壓縮到幾秒鐘。單元linting的一個自然應用是與HDL編輯器的集成，單元linting在后臺運行，

　　單元linting并不能消除使用完整傳統linting的需要，因為獨立單元的組合可能會在集成后產生額外的問題。但是，系統地應用單元linting可以顯著減少簽核期間的驗證量。

　　4、檢查FPGA設計

　　該軟件以最少的設置順利地支持針對使用Xilinx、Altera、Microsemi和Lattice技術的FPGA實現的設計運行規則檢查。提供最新版本的FPGA供應商庫，這些庫是預先構建的、默認安裝的，并且預先配置用于高級時序和CDC規則檢查。

　　該軟件為基于IP的FPGA設計自動設置分層和增量分析流程。每個IP塊可以首先單獨分析，提取的時序約束可以被提升和重新用于更快的更高級別的設計分析。除非在原始設計環境中重新配置IP塊，否則它的主體只分析一次，從而在主FPGA設計的后續運行中節省大量時間。

　　5、批處理模式流

　　還可以通過一組豐富的基于TCL的腳本命令訪問關鍵的功能。這些腳本可用于自動化設計規則檢查、重復設置和報告生成。這些腳本可以在交互式控制臺shell或全自動批處理模式下運行。最后，該軟件能夠使用單個命令行shell應用程序調用以真正的批處理模式運行最典型的設計輸入和linting場景，這使得它非常適合與更大的回歸測試腳本和持續集成環境集成，例如詹金斯。

　　6、可用規則庫

　　該軟件包括基于STARC（半導體技術學術研究中心）和RMM（重用方法手冊）設計指南的規則庫，它利用了世界各地半導體公司在設計開發中使用的最佳實踐。對于安全關鍵設計，該軟件提供基于DO-254指南的規則庫，專注于影響設計穩定性的關鍵問題分析。對于RISC-V設計社區，該軟件提供了RISC-V規則插件，該插件基于經過行業驗證的最佳IP設計實踐和指南。

　　主要規則插件輔以高度可配置的Aldec Basic和Premium規則庫，這些規則庫由該軟件在FPGA和ASIC數字設計方面的內部經驗驅動，并包括現有客戶推薦的許多附加功能，以對抗芯片殺手工業規模設計中的問題。SV插件針對特定于SystemVerilog設計子集的新型RTL錯誤。

　　ALDEC_CDC規則插件將該軟件轉變為全面的CDC和RDC驗證解決方案，能夠在現代多時鐘和多復位設計中進行復雜的時鐘和復位域交叉分析和亞穩態問題的處理。該軟件中的驗證策略由三個關鍵要素組成：靜態結構驗證、設計約束設置和動態功能驗證。前兩個步驟在該軟件中執行，而動態檢查通過與模擬器（Riviera-PRO™、Active-HDL™）的集成來實現,和ModelSim®支持）基于自動生成的測試平臺。這種方法揭示了RTL模擬過程中潛在的亞穩態問題，否則將需要檢測實驗室測試。CDC和RDC問題的調試是通過豐富的原理圖和HDE交叉探測機制以及綜合報告和基于TCL的API實現的，允許瀏覽綜合結果、時鐘和復位結構、檢測時鐘和復位域交叉，并識別同步器。

【軟件特色】

　　1、經行業驗證的指南

　　支持基于STARC（半導體技術學術研究中心）和RMM（重用方法手冊）指南的規則檢查，以利用主要半導體公司在設計開發中使用的最佳實踐。

　　對于安全關鍵型設計，該軟件提供DO-254規則插件，專注于設計穩定性，建議幫助實現符合DO-254標準的設計。

　　對于RISC-V設計社區，該軟件提供了RISC-V規則插件，該插件基于經過行業驗證的最佳IP設計實踐和指南。

　　ALDEC Basic和Premium規則插件收集了客戶和內部設計專家的綜合知識，可以補充上述插件，而SV插件針對特定于SystemVerilog設計子集的新類型RTL錯誤。

　　該軟件包含強大的策略編輯器，可根據設計需求快速構建高效的規則配置。

　　2、CDC和RDC驗證

　　該軟件具有可選的ALDEC_CDC規則插件，可在單個產品中實現時鐘和復位域交叉（CDC、RDC）的全部功能和RTL分析。

　　它通過基于斷言和亞穩態仿真的動態檢查來增強驗證，并提供額外的調試功能，例如時鐘和復位域的示意圖突出顯示，以及瀏覽檢測到的域交叉和識別的同步器。

　　3、DFT驗證

　　該軟件支持一組專用規則，用于在RTL設計階段驗證來自外部端口的時鐘和復位可控性，從而使后續設計階段的設計測試更容易。

　　4、設計約束設置

　　該軟件可以讀取先前為綜合和靜態時序分析工具創建的現有SDC™約束文件。該工具還可以根據拓撲分析自動生成初始SDC模板，包括主時鐘和生成時鐘、I/O延遲和異步時鐘組的定義

　　5、設計約束擴展

　　該軟件提供了對設計約束的自定義擴展，一種易于閱讀且直接的塊級約束格式，用于描述不可綜合的行為模塊、具有受保護代碼的IP模塊、供應商庫單元等。使用約束來描述模塊的接口用等效模型替換網表中的黑匣子，從而實現精確的linting。還可以描述設計人員對復位控制、自定義同步單元和安全CDC路徑（包括具有準靜態源的路徑）的意圖。

　　6、框架

　　該軟件提供了一個緊密集成的GUI框架，具有直觀的界面和高效的問題分析手段。該框架包括許多視圖：Schematic Viewer–提供完全綜合網表的圖形表示以及時鐘域和違規路徑突出顯示?？刂圃韴D以圖形方式展示了時鐘和復位之間的關系。

　　CDC Schematics是域交叉和同步器的專用可視化；時鐘和復位查看器——顯示時鐘和復位網絡以及它們傳播通過的所有引腳和網絡；違規查看器——通過各種標準啟用違規過濾，添加豁免，交叉探測到HDL和示意圖，并允許訪問摘要數據。

　　Active-HDL™、Riviera-PRO™、Vivado™和Quartus™項目可以自動轉換為ALINT-PRO格式，顯著縮短設計設置時間。

【配置要求】

　　支持的平臺：Linux®（32/64 位）/Windows® 10/8.1/8/7（32/64 位）

　　框架：GUI、交互式控制臺和批處理模式宏、Tcl、Perl 腳本支持

　　支持的標準：Verilog® IEEE 1364（1995 和 2001），SystemVerilog® IEEE 1800（2005 和 2009），VHDL IEEE 1076（1987、1993、2002 和 2008）

　　規則庫：ALDEC_BASIC（VHDL 和 Verilog）防止簡單編碼錯誤（命名、樣式、格式等）的基本規則，ALDEC_RESTRICTIONS（VHDL 和 Verilog）

　　強烈推薦的規則旨在避免有害的芯片缺陷。

　　核心機制：時鐘和復位自動檢測，基于與時鐘/復位引腳的直接連接和通過傳播自動檢測設計控制信號不同的生成模式。

　　讀取和生成 SDC™ 約束：Aldec ALINT PRO 2021可以根據設計分析建議約束并考慮用戶指定的約束。

　　許可部分：IP描述的設計約束擴展，設計約束的擴展，為工具提供有關沒有 RTL 描述的單元的信息。